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公司職位
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| 職位要求： |
工作職責:
1. 修改/使用現有的 UVM 和 VMM SystemVerilog 測試平臺，在模擬和數位共存環境中協同模擬混合信號設計；
2. 分析/驗證SERDES 的功能；
3. 定義和跟蹤驗證測試計畫；
4. 調試模擬和數位域中的模擬故障；
5. 為SERDES 創建頂層模擬測試平臺；
6. 對SERDES 進行物理佈局可靠性分析；
任職要求:
1. 微電子及電子類相關專業，學士及以上學歷
2. 二年以上 模擬 、混合信號 IP 設計經驗，熟悉模擬電路如Bandgap、運算放大器、鎖相環、發射器/接收器設計等，有 PCIE DDR USB Serdes 等設計開發經驗者優先考慮
3. 熟悉 模擬 晶片 設計流程及相關 EDA 工具使用，熟悉Verilog 和 SystemVerilog
4. 具備使用實驗室基本測試設備進行測試並 Debug 能力
5. 責任心強，有良好的溝通協調能力
基本底薪：面議
公司福利：可達13個月糧或以上, 退休金 + 醫療保險。
上班時間：8小時 周末雙休
工作地點：澳門
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